La hi rarchie m moire contribue largement la consommation nerg tique des MPSoC (Multi-Processors-System-On-Chip). Dans ce Livre, nous pr sentons une technique de r glage de deux niveaux de caches (nomm s L1 et L2) bas e sur une exploration intelligente des param tres du cache: taille totale, taille de la ligne et l'associativit . L'objectif principal est d'y trouver les meilleures configurations (L1 & L2) associ es chaque intervalle de l'application embarqu e. Nous validons notre approche en utilisant un ensemble de programmes de test de la famille des MiBench et Spec2006 sur des outils de simulation d'architectures de syst mes multi-cores.