Dans cette livre, nous proposons une nouvelle approche pour la conception d'un processeur tol rant aux fautes. Celle-ci r pond plusieurs objectifs dont celui d'obtenir un niveau de protection lev contre les erreurs transitoires et un compromis raisonnable entre performances temporelles et co t en surface. Le processeur r sultant sera utilis ult rieurement comme l ment constitutif d'un syst me multiprocesseur sur puce (MPSoC) tol rant aux fautes. Les concepts mis en oeuvre pour la tol rance aux fautes reposent sur l'emploi de techniques de d tection concurrente d'erreurs et de recouvrement par r ex cution. Les l ments centraux de la nouvelle architecture sont, un coeur de processeur pile de donn es de type MISC (Minimal Instruction Set Computer) capable d'auto-d tection d'erreurs, et un m canisme mat riel de journalisation charg d'emp cher la propagation d'erreurs vers la m moire centrale (suppos e s re) et de limiter l'impact du m canisme de recouvrement sur les performances temporelles. Les r sultats, obtenus sans recherche d'optimisation pouss e, montrent clairement la pertinence de l'approche propos e, en offrant un bon compromis entre protection et performances.