Questo libro propone la progettazione e l'architettura del filtro di de-blocco (DBF) che rimuove gli artefatti di blocco nel nuovo standard emergente High Efficiency Video Coding (HEVC). Il DBF di HEVC impiega due tipi di filtro, normale e forte. In questo libro viene proposta l'architettura di entrambe le modalità di filtraggio. Le memorie distribuite e i due percorsi dati aumentano il parallelismo e rendono l'architettura più efficiente. L'architettura proposta è stata prima implementata in MATLAB 2013(R), poi descritta utilizzando Verilog in MODELSIM 10.2c(R) e infine sintetizzata in Xilinx ISE Design Suite 14.5(R). L'architettura proposta è descritta in Verilog e implementata su FPGA. L'architettura è in grado di calcolare in tempo reale video 4k UHD a 30fps utilizzando 46,65 milioni di clock. Il numero totale di gate equivalenti dell'architettura proposta è di 11,4K per l'implementazione su scheda Virtex-4 e di 46K per la scheda Virtex-5.